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1. EDA 技术及应用 实验安排

2. 实验一： 八位全加器的设计 要求： 1、用VHDL设计四位半加器模块。 2、用图形方式构成八位全加器的顶层文件。 3、完成八位全加器的功能和时序仿真。 4、熟悉MAX+PLUS II 开发系统，初步掌握 EDA 技术的设计流程。

3. 实验二： 1、具有清除端、使能端，计数范围为0-999 的计数器设计。输出为8421BCD码。 2、8421BCD码 ---七段LED译码显示电路设计。 要求： 1、用VHDL设计上述两个电路，用元件例化的 方式实现顶层设计。 2、完成功能仿真和时序仿真。 3、对设计结果进行时间分析（延迟、建立保 持时间和最高工作频率） 5、检查管脚情况，并进行手动分配。 4、掌握VHDL设计的基本方法，进一步熟悉 MAX+PLUSII 的使用。

4. 设计参考： g a 1、七段数码管显示驱动电路 输入 “0”：译码值“011，1111”，3F a 输入 “1”：译码值“000，0110”，06 f b 输入 “2”：译码值“101，1011”，5B g 输入 “3”：译码值“100，1111”，4F e c 输入 “4”：译码值“110，0110”，66 d 输入 “5”：译码值“110，1101”，6D 输入 “6”：译码值“111，1101”，7D 输入 “7”：译码值“000，0111”，07 输入 “8”：译码值“111，1111”，7F 输入 “9”：译码值“110，1111”，6F 注意：译码值的高位和低位的选择与接线的顺序相关

5. 2、计数、显示电路 百位 999 计数器 显示译码电路1 数码管1 clear [3..0] [6..0] en 十位 clk 显示译码电路2 数码管2 [3..0] [6..0] 个位 显示译码电路3 数码管3 [3..0] [6..0]

6. 实验三： 扫描显示电路设计 要求： 1、了解实验系统箱中数码管显示模块及时钟 模块的工作原理，学习使用实验系统箱。 2、设计显示信号选择及扫描控制电路。 3、将实验二中的计数值用数码管显示出来。 4、将设计结果下载到实验箱中，按设计模块 连线，并检查设计结果。

7. 1、实验箱中的数码管显示模块 1）8位数码管 2）显示信号输入： 输入信号为7段显 示译码电路的输 出信号，对应为： a b c d e f g和 Dp。 3）数码管选择信号 某一个时刻那一个 数码管显示由选择 信号SEL[3..0] 决 定。

8. 第一位 第二位 ······第八位 LED数码管显示关系 SEL脚悬空为高电平。

9. 2、实验箱中的数字时钟模块 1）CLK0由跳线JP7 设置。 2）CLK1由JP1和JP8设置。 CLK1=20*F_SEL1*CLK1 MHz 3）CLK2由JP1、JP2和JP9设置。 CLK2=20*F_SEL1*F_SEL2 *CLK2 MHz 4）CLK3由JP1、JP2、JP3和 JP10完成设置。 CLK3=20*F_SEL1*F_SEL2 *F_SEL3*CLK3 MHz 5）类推： CLK4=20*F_SEL1*F_SEL2 *F_SEL3*F_SEL4*CLK4 MHz CLK5=20*F_SEL1*F_SEL2 *F_SEL3*F_SEL4*F_SEL5*CLK5 MHz

10. 接实验箱 的Sel 扫描时钟CLK_D的选择： 为使显示的计数值的可视度较好，扫描时钟CLK_D>25Hz，且大于3倍的计数器频率。

11. 实验四： 8位数字频率计的设计及实现 一、要求： 1、用VHDL完成 8位数字频率计的设计，并完 成对设计电路的时序仿真。 2、频率测量范围：0 - 99999999 Hz 3、基准频率：20 MHz、10MHz、5MHz可选。 4、用实验系统箱实现该频率计，并用数码管 显示所测的频率值。 5、对频率计的测量精度进行分析，完成实验 总结报告，并提出改进设计方案。

12. 二、数字频率计实验的基本原理 1、频率测量的基本原理就是在单位时间内计算 待测信号的脉冲个数 2、8位十进制数字频率计的原理框图 FSIN 8 位十进制计数器 CNT[31..0] REG[31..0] Dout[6..0] CLK 控制信号发生器 TSTEN 锁存器 扫描显示电路 数码管 RST CLR_CNT LOAD Sel [6..0] CLK_D 1S 2S RST CLK TSTEN LOAD CLR_CNT

13. CNT10 CNT10 Fsin DIN[3..0] DIN[19..16] CLK CQ[3..0] CLR CARRY_OUT ENA CLK CQ[3..0] CLR CARRY_OUT ENA Clk_78125 CNT78125 CLK_0.5 CLK CLK_1 CNT10 CNT10 DIN[7..4] DIN[23..20] CLK CQ[3..0] CLR CARRY_OUT ENA CLK CQ[3..0] CLR CARRY_OUT ENA TESTCTL CLK_0.5 rst CLK TESTEN RST CLR_CNT LOAD CNT10 CNT10 DIN[11..8] DIN[27..23] CLK CQ[3..0] CLR CARRY_OUT ENA CLK CQ[3..0] CLR CARRY_OUT ENA REG32B LOAD DOUT[31..0] DIN[31..0] CNT10 CNT10 DIN[31..0] DIN[31..28] DIN[15..12] CLK CQ[3..0] CLR CARRY_OUT ENA CLK CQ[3..0] CLR CARRY_OUT ENA DOUT [31..0] DO[3..0] SEL[2..0] LED Dout_d[6..0] DIN[3..0] Dout[6..0] CLK_D CLK_D SEL[2..0] SEL[2..0]

15. 前三个实验每个实验时间为一次（4学时）， 第四个实验时间为二次（8学时）。